isync

• powerpc mimarisi için instruction barrier instructionu.
  söz konusu mimari out of order execution a izin verdiği için ihtiyaç duyulabilen bu instruction, instruction pipeline temizlenene kadar yeni instruction fetch ettirmez, böylece kendinden önce gelen instructionların kendinden sonra gelenlerden önce işletilmesini garantiler.
  (bkz: weak memory model)